SK 海力士展示新型 PLC闪存:采用双 2.5 bit 单元,写入速度看齐 TLC

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8 月 20 日消息,三星电子计划明年生产第 9 代 V-NAND 闪存,将沿用双层堆栈架构,超过 300 层;而 SK 海力士计划 2025 年上半年量产三层堆栈架构的 321 层 NAND 闪存。

实际上,提高存储密度的手段除了提高层数外也还包括其他方案。目前,4bit 单元(QLC)型 3D NAND 闪存已经实现商业化,而且 SSD 受益于此也已经变成了“白菜价”。

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虽然 SSD 目前已经有开始涨价的迹象,但几家大厂已经开始研发下一代的 5 bit 单元(PLC)方案,相信接下来大家就能用上容量更大、速度更快的固态硬盘。

在 FMS 2023 闪存峰会上,SK 海力士就展示了其新型 PLC(5-Bit MLC)技术的研究成果。

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这一技术原理上类似铠侠 2019 年开发的 Twin BiCS FLASH 技术,简单来说就是用两个 2.5 bit 单元,这样双线程同时写入的话一定会比 5 bit 存储快得多。

在 5 bit 单元中,一个存储单元中可以包含 32 个不同的阈值电压(IT之家注:即 25),而常规方式下用 PLC 写入并验证 32 个不同的阈值电压所需时间是 TLC 的近 20 倍,这显然是用户无法接受的。

因此,SK 海力士设计了一种新型 PLC,将一个 5bit 单元分为两个 2.5 bit 点位,每个点也存储 2.5 bit。然后综合各个点的数据获得 5 bit 数据,这样就可以使 PLC 写入时间与 TLC(3bit 单元)大致相同。

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实际上,Solidigm 一年前已经展示过首款采用 PLC-NAND 的 SSD,它沿用了当前 QLC-NAND 一样的 192 层闪存,但由于每个单元由 5 bit(而非 4 bit)点组成,其密度增加至 23.3 Gbit / mm²,创下了最高记录;而凭借 321 层的第 9 代新型 TLC-NAND,预计  SK 海力士有望达到 20 Gbit / mm² 以上的密度。当然,更多的层数也意味着更多的工作步骤和更高的成本,预计早期产品依然还会很贵。

原创文章,作者:大柱,如若转载,请注明出处:SK 海力士展示新型 PLC闪存:采用双 2.5 bit 单元,写入速度看齐 TLC

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